Deskripsi
Desain rangkaian digital menggunakan verilog dan sintesis logika, sifat elektronik gerbang logika, antarmuka listrik antar keluarga logika, antarmuka asinkron ke sinkron, distribusi jam dan penjadwalan, opsi desain VLSI. Mahasiswa mengimplementasikan rangkaian substansial dengan field-programmable gate arrays.
Prasyarat
- Prasyarat: ELEC 2507 dan ELEC 2607.
Syarat dan ketentuan
- Prasyarat: ELEC 2507 dan ELEC 2607.
- Kuliah tiga jam per minggu, laboratorium tiga jam per minggu.
Teks rujukan dalam bahasa aslinya
Digital circuit design using verilog and logic synthesis, the electronic properties of logic gates, electrical interfacing between logic families, asynchronous to synchronous interfacing, clock distribution and timing, VLSI design options. Students implement substantial circuits with field-programmable gate arrays.
- Prerequisite(s): ELEC 2507 and ELEC 2607 .
- Lectures three hours a week, laboratory three hours a week.
Sumber dan referensi
Tanggal dan sumber disimpan untuk membantu Anda memverifikasi informasi. Terjemahan disediakan untuk memudahkan pembacaan; sumber resmi menjadi rujukan untuk syarat dan ketentuan.
Referensi sumber : https://calendar.carleton.ca/undergrad/courses/ELEC/